FPGAの依頼・発注・代行

エンベデッドシステムスペシャリスト、第三種電気主任技術者の資格を有し、半導体製造メーカーで電子回路設計を8年間担当していた技術者が、デジタル回路設計をしてRTL記述ファイル(System Verilogファイル：.sv)を納品します。検証は、ModelSimにて行います。テストベンチも納品いたします。詳細な仕様書がなくても、状態遷移図やタイミングチャートがあれば設計して納品いたします。

金額等は一例で、一概に回路規模など想定しにくいと思いますので、ご希望により柔軟に対応いたします。見積もり等は無料で対応いたしますが、仕様の検討・設計などが必要な場合は別途費用頂きます。
価格は１日４万円を基本としております。

ゲートレベル化(論理合成)、配置配線など、RTL設計後のフローにおいてタイミング系の問題が発生した場合、どのような状況でどのようにタイミング違反が起きたのかをお知らせいただければ、必要であればRTLの修正を行いますし、タイミング規約、クロック規約の設定などで回避できるものであれば対策等を考えて返信いたします(ASICの設計者としての経験は長いですが、FPGAを使う機会はあまりなかったため、FPGAにおけるタイミング修正手法はあまり的確ではないと思います。そのため、FPGAにおけるタイミング違反はRTL修正を主に行おうと思います)。

組み込み機器の回路において、特にデジタル回路部の統合による部品点数の削減、低消費電力化などのご相談を、8年間ASIC設計に携わった技術者がお受けし、お答えします。
また、部品点数の削減や消費電力の低減化のためにFPGAへの移行が望ましい場合、別案件としてFPGAのRTL記述(System Verilog HDL)をお引き受けします。

FPGA設計の最適化で、御社のシステムパフォーマンスを飛躍的に向上させます！

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システム処理速度の遅延、消費電力の増大、回路設計の複雑化

発注の流れ

ヒアリング・要件定義
お客様の課題やご要望を詳しくお伺いします。既存のシステム構成や、実現したい機能などをお聞かせください。

ソリューション提案
ヒアリング内容に基づき、最適なFPGAソリューションを提案します。具体的な回路設計や、使用するFPGAデバイスなどをご提案します。

開発・検証
提案内容にご納得いただけましたら、契約を締結し、開発に着手します。進捗状況は定期的にご報告し、お客様と連携しながら開発を進めます。

納品・サポート
開発が完了しましたら、成果物を納品します。納品後も、必要に応じて技術サポートを提供します。

対応範囲・価格

FPGAコード最適化診断：5万円〜
既存FPGAコードのレビューと改善提案を行います。パフォーマンスボトルネックを特定し、具体的な改善策をご提示します。

カスタムFPGA回路設計：30万円〜
お客様の仕様に基づいたFPGA回路設計を行います。小規模なカスタムIPコア開発や、既存IPコアの統合も可能です。

FPGA動作検証・デバッグ：10万円〜
設計したFPGA回路の動作検証とデバッグを行います。実機を用いた詳細な検証により、信頼性の高いシステム構築を支援します。

納期

要件定義後、最短2週間で初期プロトタイプを納品

制作の流れ

FPGA回路設計
お客様からいただいた仕様書や、ヒアリング内容に基づき、FPGA回路の設計を行います。VHDLやVerilogなどのハードウェア記述言語を用いて、論理回路を記述します。

シミュレーション
設計したFPGA回路を、シミュレータを用いて検証します。タイミング解析や、消費電力の見積もりなども行います。

実機検証
設計したFPGA回路を、実際のFPGAデバイスに実装し、動作検証を行います。ロジックアナライザやオシロスコープなどの計測器を用いて、詳細な動作確認を行います。

デバッグ・最適化
検証結果に基づき、必要に応じて回路設計を修正します。性能が要求を満たすまで、設計・検証を繰り返します。

サービス内容

FPGA開発における設計、検証、デバッグをトータルでサポートします。お客様のニーズに合わせた最適なソリューションを提供し、システム性能の向上に貢献します。

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