デジタル回路設計の依頼・発注・代行

エンベデッドシステムスペシャリスト、第三種電気主任技術者の資格を有し、半導体製造メーカーで電子回路設計を8年間担当していた技術者が、デジタル回路設計をしてRTL記述ファイル(System Verilogファイル：.sv)を納品します。検証は、ModelSimにて行います。テストベンチも納品いたします。詳細な仕様書がなくても、状態遷移図やタイミングチャートがあれば設計して納品いたします。

金額等は一例で、一概に回路規模など想定しにくいと思いますので、ご希望により柔軟に対応いたします。見積もり等は無料で対応いたしますが、仕様の検討・設計などが必要な場合は別途費用頂きます。
価格は１日４万円を基本としております。

ゲートレベル化(論理合成)、配置配線など、RTL設計後のフローにおいてタイミング系の問題が発生した場合、どのような状況でどのようにタイミング違反が起きたのかをお知らせいただければ、必要であればRTLの修正を行いますし、タイミング規約、クロック規約の設定などで回避できるものであれば対策等を考えて返信いたします(ASICの設計者としての経験は長いですが、FPGAを使う機会はあまりなかったため、FPGAにおけるタイミング修正手法はあまり的確ではないと思います。そのため、FPGAにおけるタイミング違反はRTL修正を主に行おうと思います)。

組み込み機器の回路において、特にデジタル回路部の統合による部品点数の削減、低消費電力化などのご相談を、8年間ASIC設計に携わった技術者がお受けし、お答えします。
また、部品点数の削減や消費電力の低減化のためにFPGAへの移行が望ましい場合、別案件としてFPGAのRTL記述(System Verilog HDL)をお引き受けします。