Zynq Programmable SoC上の簡単なアプリケーションの設計 [ ハードウェア機構設計・機械設計 の仕事 ]
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nittax (Nittax)
募集開始:
2017年11月20日
募集終了
依頼概要
- 依頼番号：1747297
- キャンセル
- 源泉徴収されない
開始： 2017年11月20日 締切： 2017年11月25日 18:23 希望納期： 2017年11月30日
提案状況
提案数 0件
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進行中 0人
完了数 0人
依頼詳細
- 依頼概要
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■依頼の目的/概要
Zynq Programmable SoCでの簡単なアプリケーションを設計していますが、期待した動作をしないため、問題を解決してくれる方を募集させていただきます。
■開発しているアプリケーション
http://ece.gmu.edu/coursewebpages/ECE/ECE699_SW_HW/S15/tutorials/Tutorial_AXI-Stream_HLS_IP.pdf このチュートリアルとまったく同じものを開発しています。
PSコアで動作させるCコード:http://ece.gmu.edu/coursewebpages/ECE/ECE699_SW_HW/S15/tutorials/tutorial_4_files/example_c_code.c
■問題点
Vivado HLSでCコードを高位合成後,Vivado上でブロックデザインを作成。ビットストリームを生成しハードウェアをSDKにエクスポート、SDSoC(SDK)を起動し、HelloWorldプロジェクトを作成.
ソースコードを上記リンクのものに差し替えてビルドし、FPGAをコンフィグレーションしてからelfファイルを実行
動作させると、RxBufferデータのはじめの5つのデータ:RxBuffer[0]～RxBuffer[4]が0のままになっています。
原因がわからず困っています。
XAxiDma_SimpleTransferの後に,while(XAxiDma_Busy(&AxiDma, XAXIDMA_DEVICE_TO_DMA)){}を挿入して実行したところ、ビジー状態が永遠に続いていることがわかりました。
■注意点
Vivado HLSにて高位合成するコードはC++は使用しないでください。高位合成するコードはCを希望します。
■納品物
・動作する設計ファイル
・動作しなかった原因の説明
■開発環境
Vivado 2015.4
Vivado HLS 2015.4
SDSoC 2015.4
対象ボード zedboard または zybo
このほか、Zynqにおけるアプリケーション設計についての質問をいくつかさせていただくことがあります。
いくつかの質問についても予算に含めています。
予算は8000円で考えております。
よろしくお願いいたします。
